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FPGA工程的Verilog HDL初學者設計要點

電子設計 2020-11-19 13:54 次閲讀

“要養成良好的Verilog代碼風格,要先有硬件電路框圖之後再寫代碼的習慣,設計出良好的時序,這樣才能在FPGA開發或者ASIC設計中起到事半功倍的效果,否則會事倍功半。”

01、代碼規範

一、概述

1、always/assign/reg/wire

2、文件名與module名要一致,一個文件一個module

3、統一的復位方式,異步復位上升沿有效(無論軟復位或硬復位)

4、儘量避免用低電平有效的信號,儘量高電平有效

5、狀態機一定要採用三段式

6、端口聲明輸入輸出要分開,最好要有區分輸入輸出的標示

7、條件分支要寫全。Case及if else等

8、信號名不要過長,不要超過32個字母

9、所有寄存器都要復位且有初始值

10、不允許使用門控時鐘或門控的復位

11、組合邏輯阻塞賦值,時序邏輯非阻塞賦值

12、內部信號避免出現三態

13、避免出現latch

14、多使用parameter,增加修改的便利性

15、連接同一端口的同一組信號儘量有公共的符號表示,如dav/sop/eop等

另外:

不允許將多個寄存器寫到一個always裏面;

要為每一個寄存器單獨寫一個always,哪怕兩個信號很相關;

要有寫電路的意識,不能是寫軟件的風格(代碼短);

按照橫向思維,每個信號都要仔細考慮,考慮全。

剛開始時儘量避免同一個寄存器在多個模塊裏面都賦值(Multi Driver);

代碼 - > 電路,寫的時候一定明白什麼樣的代碼產生什麼樣的電路;

設計流程:

設計目標分析 - > 功能模塊劃分 - > 確定關鍵電路時序和模塊間時序 - > 具體電路設計

設計電路尤其是數字電路,最關鍵的一環是:設計各模塊間的接口時序。這個工作必須在具體電路設計之前確定下來。

綜合的TOP_DOWN流程是對整個芯片加約束;而綜合的BOTTOM_UP流程是先把小模塊做綜合,然後把綜合好的模塊用一個頂層的模塊包進去,再綜合一次。電路較大時,用BOTTOM_UP流程。

時序是事先設計出來的,而不是事後測出來的,更不是湊出來的!

二、初學者注意的問題

對初學者一定要反覆提醒自己注意:

1、避免把寫軟件的思想帶入到寫硬件電路中,對於verilog代碼而言,常常是簡單冗長的代碼出來的電路反而高效;

2、寫硬件電路代碼的時候頭腦中要有硬件結構,一定要弄明白什麼樣的代碼能夠綜合出來什麼樣的電路。

3、要養成簡單高效的寫代碼風格,寫電路設計的硬件代碼,關鍵的行為描述部分只允許用assing、always、if語句、case語句,其餘的循環和函數之類的代碼都不提倡使用。

一個典型的verilog模塊的組成包括module,端口聲明,輸入輸出定義,輸出屬性的聲明,主要代碼及endmodule。都有具體的格式要求,可查找資料查看詳細的具體格式。另外,module的前面還有一個timescale及include和宏定義,端口聲明之後還有一些參數定義等。

需要提示的規範的module寫法是一個.v文件裏只寫一個module。這裏面最重要的是主要代碼部分,只需要掌握always、assign、wire、reg即可,assign語句後面儘量不要出現較為複雜的邏輯運算,複雜的邏輯運算需要修改成always的寫法,以提高可讀性。

數據的寫法要注意規範性,每種類型的數據都要註明位寬及類型。

在芯片設計中,memory類型的數組變量一般用在深度小於64的寄存器堆定義中,對於FPGA中不涉及,都是用軟件自動生成的RAM。不能對數組類型的變量中單獨的幾個bit進行操作,都是按照以“字”為單位進行操作。

運算符及表達式只需要注意區分單目和雙目的運算符即可,簡單來講,單目的一般是用來進行計算的運算符,常常用來進行邏輯運算,寫在賦值語句裏面;而雙目的運算符常常用來進行關係的判斷,常常用在if語句的判斷條件裏面。需要注意的是,運算符是有優先級的,為了代碼規範性及正確性,常常需要添加括號和空格進行隔離和區分。

對於語句而言,只允許用較為簡單的assign賦值語句和always語句。在電路設計的可綜合代碼中,不提倡使用for、while等軟件常用循環語句。always模塊中敏感變量列表中有沿觸發邏輯的是時序邏輯模塊,綜合出來的電路帶有DFF,在賦值的時候要用非阻塞賦值;always模塊中敏感變量列表中沒有沿觸發邏輯的是組合邏輯模塊,綜合出來的電路都是組合電路門的連接,在賦值的時候要用阻塞語句賦值。

if語句是有優先級的,同時滿足多個分支的情況下優先執行最前面的分支,case語句是沒有優先級的,可以同時執行多個滿足條件的分支。if語句嵌套最多不能超過兩級,否則會影響綜合出來電路的性能。if語句要寫全,一定要有else語句,並且組合邏輯中的else語句不能寫自己等於自己,否則就會形成組合邏輯的反饋環,對電路產生很大的隱患。另外,if語句的條件判斷語句不能過於冗長,如果條件判斷太複雜,也會影響電路的性能,最好把時序邏輯裏面較為冗長的判斷邏輯單獨拉出去寫成組合邏輯,這樣就可以提高電路的性能。

經常採用initial語句來寫testbench.整個工程的宏定義可以寫成一個文件,在每個文件的module前面include上,這樣便於修改。

對於門級電路的描述也很重要,這常常是寫出關鍵路徑高效電路的一種最直接的方法。比如乘法器有很多種,如果用工具自動產生的電路,經常是不能滿足性能需求,這個時候可以自己採用門級的描述方式來寫booth編碼的乘法器等來替換代碼中的一個乘號,這樣才能提高電路的性能。

三、工程實例

一個FPGA工程應該把電路設計代碼和仿真代碼分開成hdl文件夾和sim文件夾兩個文件夾來存放,每個文件夾下都存放相應的文件,這樣可以便於高效管理。詳細例子可以參考從opencores網站上下載的工程。基本都是按照這樣的思路來進行的存儲。

四、代碼的review

代碼的review很重要,可以及早的發現問題,避免在後續調試階段發現定位問題耗費更多的時間和精力。

02、基本技能

1、採沿

上升沿、下降沿。

適用於根據一些信號進行計數,比如多少個emac幀等,若根據某些信號來計數,無法保證這些信號是否持續一個時鐘週期,所以需要進行取沿的操作。採沿時打一拍後,適用assign語句產生。

 

 

上升沿採樣

 

 

下降沿採樣

 

 

上升沿和下降沿採樣

沿檢測代碼:

  reg  reg_ff1,reg_ff2;  always@(posedge clk )  begin      reg_ff1 <= reg_in;      reg_ff2  <= reg_ff1;  end

上升沿:if((reg_ff1) & (!reg_ff2 ) )

下降沿if(( ! reg_ff1) & (reg_ff2 ) )

雙沿:if(reg_ff1 != reg_ff2)

2、“打拍”同步。

不同時鐘域的信號進行交互時,需要進行“打兩拍”的同步操作之後才能使用。主要是為了消除亞穩態問題。

 

 

 

 

具體代碼如下:

  reg  bdat1,bdat2;  always@(posedge clkb )  begin      bdat1 <= adat;      bdat2  <= bdat1;  end

3、同步復位與異步復位

(1)同步復位,綜合出來不帶復位端,代碼如下:

  always @ (posedge clk)  begin         if (reset)             q<= 1’b0         else             q<= d;  end

(2)異步復位,綜合出來帶復位端,代碼如下:

  always @ (posedge clk or posedge reset)  begin         if (reset)             q<= 1’b0         else             q<= d;  end

4、三段式狀態機

有限狀態機(FSM)的寫法,時序邏輯和組合邏輯分成兩個模塊寫。決不允許把輸出也寫在裏面。

時序部分:只能有當前信號和下一狀態;

組合部分:組合內不能有輸出,即任何輸出都要經過寄存器才能輸出;

  module state4 (clock,reset,out);  input         reset, clock;  output  [1:0]  out;  parameter [1:0]  stateA=2’b00;  parameter [1:0]  stateB=2’b01;  parameter [1:0]  stateC=2’b10;  parameter [1:0]  stateD=2’b11;   reg     [1:0]   state,  nextstate, out;    //第一段,時序邏輯部分    always @ (posedge clock)  begin      if (reset ==1,0’b0)        state <= stateA;     else        state <= nextstate;  end    //第二段,組合邏輯部分    always @ (state)  begin      case (state)        stateA: nextstate = stateB;        stateB: nextstate = stateC;        stateC: nextstate = stateD;        stateD: nextstate = stateA;     endcase  end    //第三段,輸出信號賦值部分,可能有多個always    always@(postdge clock or negedge reset)  begin       if (reset==1’b0)         out <= 2’b0;      else …  end  endmodule 

5、“One-hot” 編碼

one-hot編碼方式只用一個bit來表示一個狀態,這大大縮小了狀態譯碼的組合電路規模,使得路徑延時更小,因此狀態機的時鐘可以運行在更高的頻率上。

特例:不妨想象該狀態機就是一個循環計數器,如果採用binary編碼,則該計數器存在明顯的組合電路;而如果採用one-hot編碼,該計數器的綜合結果就是一個移位寄存器序列,根本不存在任何組合門!

 

 

6、if條件判斷不能過於複雜,若比較複雜,最好重新定義一個信號,用組合邏輯實現後再判斷,否則將影響性能。

7、乒乓操作。

乒乓操作最忌諱兩塊RAM的區分信號向無限遠處傳播,導致跟很多模塊糾纏,最終造成乒乓不起來。 因此,乒乓操作的一些RAM區分信號最好限制在模塊的內部,對外不可見。這樣才能準確的進行乒乓。

8、64Byte為存儲單元存儲問題

根據EMAC幀的幀長特點,選擇64Byte作為以太網幀存儲的基本單元,在進行流量等測試時測試幀長對吞吐率的影響會降至最小。

所用知識:C語言中隊列管理,鏈表等。

瞭解隊列管理模塊、內存分配模塊的基本功能。

9、RAM讀出是否寄存問題

整個設計中用到RAM的地方若採用工具生產,最好要統一採用讀出後寄存一拍再輸出的RAM。

10、仿真環境-BFM模型

需要掌握以太網PHY模型、簡單CPU模型(能夠處理中斷及配置寄存器功能)等簡單行為模型的編寫。此處不要求代碼規範。

11、看時序圖

會根據時序圖,尤其是一些總線關係,如地址、數據及讀寫使能之間的相互關係,模擬出相應的Master或者Slaver應該滿足的關係。

一種典型的應用是FPGA工具自動生成的FIFO或者RAM的時序圖能夠看明白,另外,一些較為常見的總線時序應牢記,如AMBA AHB總線。

12、瞭解腳本的含義

掌握簡單的Tcl、Perl等語言的基本操作。如Modelism不用圖形界面,而用命令行方式操作。

13、掌握仿真環境產生的方式

會使用Verilog語言熟練對文本進行操作。如從文件中讀出若干個以太網幀作為激勵,輸出端的結果寫成文件與正確結果文件進行對比。

14、掌握多種文本編輯工具

Ultra-Edit、Notepad++、GVIM等。會使用列操作等進行編輯,會使用BeyondCompare對文件夾或文件進行比較。

15、掌握版本管理工具的使用方法

會使用SVN等簡單的版本管理工具。會服務器端及客户端的基本配置,會對代碼進行更新、下載不同的版本、log信息上傳等。養成良好的代碼版本管理習慣。

16、掌握Debussy等工具的使用

能夠看懂簡單的Debussy跟Modelsim仿真結合的腳本語言的含義。會對代碼中某些信號進行跟蹤,會從波形定位到代碼進行錯誤的檢查等。

17、掌握nLint工具的使用

導入代碼到工具中,能夠自助設計規則對所寫代碼進行代碼規範檢查,並明白常見的多驅動、賦值錯誤、敏感變量不全等常見的錯誤修改。

養成寫好代碼就用nLint進行檢查的良好習慣,尤其是對設計中原來以為要用到結果沒有用到的一些變量甚至邏輯代碼進行刪除,避免最後造成資源的浪費。

如自己感覺這些工具使用起來麻煩,則可以自己手動寫一個基於文本處理的代碼規範檢查腳本。

18、掌握SMART BITS等工具的使用

會以一定的速率產生自定義的以太網幀。能夠結合SMART BITS及FPGA板能夠完成迴環實驗。

掌握Wireshark等相應功能常見軟件的使用方法,以便在沒有硬件設備的情況下也可進行FPGA調試。

19、掌握Quartus/ISE等工具的使用

會對設計代碼進行綜合、佈局佈線。

會生產或利用工具生產RAM、FIFO、PLL等IP。

會利用工具進行管腳分配。

編輯:hfy


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FPGA是有門檻的,零基礎並不是你想的那樣,而且門檻不低的! 本篇給非電子類專業或者非技術行出身想要....
的頭像 丹陽到香港快遞網工程師 發表於 11-20 09:58 311次 閲讀
FPGA零基礎並不是你想的那樣,門檻不低

為什麼FPGA主頻比CPU慢,但卻可以用來幫CPU做加速

我們知道,FPGA的頻率一般只有幾百MHz,而CPU的頻率卻高達數GHz。那麼,有不少網友心中就有一....
的頭像 丹陽到香港快遞網工程師 發表於 11-20 09:56 247次 閲讀
為什麼FPGA主頻比CPU慢,但卻可以用來幫CPU做加速

5G時代,英特爾如何助力網絡轉型

11月18日,2020英特爾FPGA技術大會(IFTD)以線上溝通形式召開,大會期間英特爾推出FPG....
的頭像 丹陽到香港快遞網工程師 發表於 11-20 09:51 361次 閲讀
5G時代,英特爾如何助力網絡轉型

fpga開發流程攻略與fpga器件選型七大原則分享

主要的FPGA供應商有賽靈思公司、Altera公司、Lattic公司和Actel公司等,FPGA的發....
發表於 11-19 15:39 740次 閲讀
fpga開發流程攻略與fpga器件選型七大原則分享

如何才能減輕開關應用中的瞬變和EMI噪聲

設計電源是一件複雜的事情。如今,電能的來源多種多樣,我們也越來越不能忽視對這些寶貴能源進行有效的管理....
發表於 11-19 15:23 39次 閲讀
如何才能減輕開關應用中的瞬變和EMI噪聲

英特爾數字化戰略落地加速!重磅發佈eASIC N5X和FPGA開發堆棧

11月18日上午,在英特爾FPGA技術大會上,英特爾發佈了AI領域的兩款重磅產品,一是最新的英特爾開....
的頭像 章鷹 發表於 11-19 14:49 2220次 閲讀
英特爾數字化戰略落地加速!重磅發佈eASIC N5X和FPGA開發堆棧

英特爾今日起發佈開放式 FPGA 堆棧

除了剛剛介紹的 eASIC N5X 解決方案,英特爾還在今天的 FPGA 技術日活動上宣佈了開放式 ....
的頭像 如意 發表於 11-18 17:29 448次 閲讀
英特爾今日起發佈開放式 FPGA 堆棧

使用FPGA實現乒乓球遊戲的論文説明

 ball 是模擬乒乓球行進路徑的發光管亮燈控制模塊,在遊戲中,以一排發光管交替發光指示乒乓球的行進....
發表於 11-18 17:18 61次 閲讀
使用FPGA實現乒乓球遊戲的論文説明

2020全球高科技領袖論壇——全球CEO峯會&全球分銷與供應鏈領袖峯會

全球電子成就獎(WEAA)旨在評選並表彰對推動全球電子產業創新做出傑出貢獻的企業和管理者,對獲獎公司....
的頭像 Microchip微芯 發表於 11-18 16:08 432次 閲讀
2020全球高科技領袖論壇——全球CEO峯會&全球分銷與供應鏈領袖峯會

全新英特爾開放式FPGA開發堆棧使定製平台開發變得更輕鬆

通過可拓展的硬件,以及可訪問的git源代碼庫的軟件框架,英特爾®開放式FPGA開發堆棧(英特爾®OF....
發表於 11-18 15:35 724次 閲讀
全新英特爾開放式FPGA開發堆棧使定製平台開發變得更輕鬆

FPGA電源設計部分電路原理圖解析

U22是電可擦除ROM,用於存放AS下載後的數據,使得FPGA的程序段掉電也能得以保存,DATA端是....
的頭像 陳翠 發表於 11-18 11:25 285次 閲讀
FPGA電源設計部分電路原理圖解析

淺談Imagination在手機GPU IP市場的影響力

隨着智能駕駛和自動駕駛等應用越發火熱,汽車AI芯片市場在最近幾年進入了高速發展期。無論是NXP和瑞薩....
的頭像 我快閉嘴 發表於 11-17 16:13 444次 閲讀
淺談Imagination在手機GPU IP市場的影響力

TMP411 ±1°C Programmable Remote/Local Digital Out Temperature Sensor

TMP411設備是一個帶有內置本地温度傳感器的遠程温度傳感器監視器。遠程温度傳感器,二極管連接的晶體管通常是低成本,NPN或PNP型晶體管或二極管,是微控制器,微處理器或FPGA的組成部分。 遠程精度為±1 °C適用於多個設備製造商,無需校準。雙線串行接口接受SMBus寫字節,讀字節,發送字節和接收字節命令,以設置報警閾值和讀取温度數據。 TMP411器件中包含的功能包括:串聯電阻取消,可編程非理想因子,可編程分辨率,可編程閾值限制,用户定義的偏移寄存器,用於最大精度,最小和最大温度監視器,寬遠程温度測量範圍(高達150°C),二極管故障檢測和温度警報功能。 TMP411器件採用VSSOP-8和SOIC-8封裝。 特性 ±1°C遠程二極管傳感器 ±1°C本地温度傳感器 可編程非理想因素 串聯電阻取消 警報功能 系統校準的偏移寄存器 與ADT7461和ADM1032兼容的引腳和寄存器 可編程分辨率:9至12位 可編程閾值限...
發表於 09-19 16:35 223次 閲讀
TMP411 ±1°C Programmable Remote/Local Digital Out Temperature Sensor

TMP468 具有引腳可編程的總線地址的高精度遠程和本地温度傳感器

TMP468器件是一款使用雙線制SMBus或I 2 C兼容接口的多區域高精度低功耗温度傳感器。除了本地温度外,還可以同時監控多達八個連接遠程二極管的温度區域。聚合系統中的温度測量可通過縮小保護頻帶提升性能,並且可以降低電路板複雜程度。典型用例為監測服務器和電信設備等複雜系統中不同處理器(如MCU,GPU和FPGA)的温度。該器件將諸如串聯電阻抵消,可編程非理想性因子,可編程偏移和可編程温度限值等高級特性完美結合,提供了一套精度和抗擾度更高且穩健耐用的温度監控解決方案。 八個遠程通道(以及本地通道)均可獨立編程,設定兩個在測量位置的相應温度超出對應值時觸發的閾值。此外,還可通過可編程遲滯設置避免閾值持續切換。 TMP468器件可提供高測量精度(0.75°C)和測量分辨率(0.0 625°C)。該器件還支持低電壓軌(1.7V至3.6V)和通用雙線制接口,採用高空間利用率的小型封裝(3mm×3mm或1.6mm×1.6mm),可在計算系統中輕鬆集成。遠程結支持-55°C至+ 150°C的温度範圍。 特性 8通道遠程二極管温度傳感器精度:±0.75&...
發表於 09-18 16:05 148次 閲讀
TMP468 具有引腳可編程的總線地址的高精度遠程和本地温度傳感器